125ยฐC OPERATION SPI SERIAL E2PROM FOR AUTOMOTIVE ELECTRIC COMPONENT
S-25A080A/160A/320A
Rev.1.0_00
Table 13
Item
โ40ยฐC to +85ยฐC
Symbol VCC = 2.5 V to 5.5 V VCC = 3.0 V to 5.5 V VCC = 4.5 V to 5.5 V Unit
Min.
Max.
Min.
Max.
Min.
Max.
SCK clock frequency
fSCK
โ
4.0
โ
5.0
โ
7.0
MHz
CS setup time during CS
falling
tCSS.CL
90
โ
80
โ
60
โ
ns
CS setup time during CS
rising
tCSS.CH
90
โ
80
โ
60
โ
ns
CS deselect time
tCDS
150
โ
120
โ
100
โ
ns
CS hold time during CS falling tCSH.CL
90
โ
80
โ
60
โ
ns
CS hold time during CS rising
tCSH.CH
90
โ
80
โ
60
โ
ns
SCK clock time โHโ *1
SCK clock time โLโ *1
Rising time of SCK clock *2
Falling time of SCK clock *2
tHIGH
115
โ
90
โ
60
โ
ns
tLOW
115
โ
90
โ
60
โ
ns
tRSK
โ
1
โ
1
โ
1
ยตs
tFSK
โ
1
โ
1
โ
1
ยตs
SI data input setup time
tDS
20
โ
20
โ
20
โ
ns
SI data input hold time
tDH
30
โ
30
โ
30
โ
ns
SCK โLโ hold time
during HOLD rising
tSKH.HH
70
โ
60
โ
40
โ
ns
SCL โLโ hold time
during HOLD falling
tSKH.HL
40
โ
40
โ
30
โ
ns
SCK โLโ setup time
during HOLD falling
tSKS.HL
0
โ
0
โ
0
โ
ns
SCK โLโ setup time
during HOLD rising
tSKS.HH
0
โ
0
โ
0
Disable time of SO output *2
tOZ
โ
100
โ
100
โ
Delay time of SO output
tOD
โ
110
โ
85
โ
Hold time of SO output
Rising time of SO output *2
Falling time of SO output *2
tOH
0
โ
0
โ
0
tRO
โ
80
โ
50
โ
tFO
โ
80
โ
50
โ
Disable time of SO output
during HOLD falling *2
tOZ.HL
โ
100
โ
100
โ
โ
ns
70
ns
55
ns
โ
ns
40
ns
40
ns
70
ns
Delay time of SO output
during HOLD rising *2
tOD.HH
โ
80
โ
75
โ
55
ns
WP setup time
tWS1
0
โ
0
โ
0
โ
ns
WP hold time
tWH1
0
โ
0
โ
0
โ
ns
WP release / setup time
tWS2
0
โ
0
โ
0
โ
ns
WP release / hold time
tWH2
150
โ
150
โ
100
โ
ns
*1. The clock cycle of the SCK clock (frequency fSCK) is 1/fSCK ยตs. This clock cycle is determined by a combination of
several AC characteristics. Note that the clock cycle cannot be set as (1/fSCK) = tLOW (Min.) + tHIGH (Min.) by minimizing
the SCK clock cycle time.
*2. These are values of sample and not 100% tested.
8
Seiko Instruments Inc.