AD8106 View Datasheet(PDF) - Analog Devices
Part Name
Description
Manufacturer
AD8106 Datasheet PDF : 28 Pages
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Table 5. Operation Truth Table
CE UPDATE CLK
DATA IN
1X
X
X
01
f
D0 … D4
A0 … A2
00
X
X
XX
X
X
DATA OUT
X
NA in parallel
mode
X
X
RESET
X
1
1
0
AD8106/AD8107
Operation/Comment
No change in logic.
The data on the parallel data lines, D0 to D4, are loaded into
the 40-bit serial shift register location addressed by A0 to A2.
Data in the 40-bit shift register transfers into the parallel
latches that control the switch array. Latches are transparent.
Asynchronous operation. All outputs are disabled.
Remainder of logic is unchanged.
D0
PARALLEL D1
DATA D2
D3
(OUTPUT D4
ENABLE)
DQ
CLK
DQ
CLK
DQ
CLK
DQ
CLK
DQ
CLK
DQ
CLK
DQ
CLK
DQ
CLK
DQ
CLK
DQ
CLK
DQ
CLK
DQ
CLK
CLK
CE
UPDATE
OUT0 EN
OUT1 EN
A0
A1
OUT2 EN
A2
OUT3 EN
OUT4 EN
RESET
(OUTPUT DISABLE)
LE D
OUT0
B0
Q
LE D
OUT0
B1
Q
LE D
OUT0
B2
Q
LE D
OUT0
B3
Q
LE D
OUT0
EN
CLR Q
LE D
OUT1
B0
Q
LE D
OUT3
EN
CLR Q
LE D
OUT4
B0
Q
LE D
OUT4
B1
Q
LE D
OUT4
B2
Q
LE D
OUT4
B3
Q
LE D
OUT4
EN
CLR Q
80
SWITCH MATRIX
DECODE
Figure 4. Logic Diagram
5
OUTPUT ENABLE
Rev. 0 | Page 7 of 28
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