+3.3V, 622Mbps, SDH/SONET
1:8 Deserializer with TTL Outputs
SCLK*
SD* D1- D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 D16 D17 D18
PCLK
PD7
D8-
PD6
D7-
PD5
D6-
PD4
D5-
PD3
D4-
PD2
D3-
PD1
D2-
PD0
D1-
D0
D8
D1
D9
D2
D10
D3
D11
D4
D12
D5
D13
D6
D14
D7
D15
* SIGNAL SHOWN IS DIFFERENTIAL. FOR EXAMPLE, SCLK = (SCLK+) - (SCLK-).
Figure 2a. Functional Timing Diagram—Normal Operation
_______________________________________________________________________________________ 5