CXK58512TM/M
โข Read cycle (WE = "H")
(Vcc = 5V ยฑ 10%, GND = 0V, Ta = 0 to +70ยฐC)
-55LL
-70LL
-10LL
Item
Symbol
Unit
Min. Max. Min. Max. Min. Max.
Read cycle time
tRC
55 โ 70 โ 100 โ ns
Address access time
tAA
โ 55 โ 70 โ 100 ns
Chip enable access time (CE1)
tCO1
โ 55 โ 70 โ 100 ns
Chip enable access time (CE2)
tCO2
โ 55 โ 70 โ 100 ns
Output enable to output valid
tOE
โ 30 โ 40 โ 50 ns
Output hold from address change
tOH
15 โ 15 โ 15 โ ns
Chip enable to output in low Z (CE1, CE2) tLZ1, tLZ2
10 โ 10 โ 10 โ ns
Output enable to output in low Z (OE)
tOLZ
5
โ
5โ
5 โ ns
Chip disable to output in high Z (CE1, CE2) tHZ1โ, tHZ2โ โ
25
โ 25
โ 35 ns
Output disable to output in high Z (OE)
tOHZโ
โ 25 โ 25 โ 35 ns
โ tHZ1, tHZ2 and tOHZ are defined as the time required for outputs to turn to high impedance state and are not
referred to as output voltage levels.
โข Write cycle
(Vcc = 5V ยฑ 10%, GND = 0V, Ta = 0 to +70ยฐC)
-55LL
-70LL
-10LL
Item
Symbol
Unit
Min. Max. Min. Max. Min. Max.
Write cycle time
tWC
55 โ 70 โ 100 โ ns
Address valid to end of write
tAW
50 โ 60 โ 70 โ ns
Chip enable to end of write
tCW
50 โ 60 โ 70 โ ns
Data to write time overlap
tDW
25 โ 30 โ 40 โ ns
Data hold from write time
tDH
0
โ
0โ
0 โ ns
Write pulse width
tWP
40 โ 50 โ 70 โ ns
Address setup time
tAS
0
โ
0โ
0 โ ns
Write recovery time (WE)
tWR
0
โ
0โ
0 โ ns
Write recovery time (CE1, CE2)
tWR1
0
โ
0โ
0 โ ns
Output active from end of write
Write to output in high Z
tOW
tWHZโ
10 โ 10 โ 10 โ ns
โ 25 โ 25 โ 30 ns
โ tWHZ is defined as the time required for outputs to turn to high impedance state and is not referred to as
output voltage level.
โ5โ